Institute of Information Theory and Automation

You are here

Bibliography

Conference Paper (Czech conference)

Design Retiming in HDL

Kafka Leoš, Matoušek Rudolf

: Proceedings of Workshop 2005, p. 258-259 , Eds: Říha B.

: ČVUT, (Praha 2005)

: Annual University-Wide Seminar. WORKSHOP 2005 /13./, (Praha, CZ, 21.03.2005-25.03.2005)

: CEZ:AV0Z10750506

: 102/04/2137, GA ČR, IST-2001-34016, Commission EC

: FPGA, VHDL, Synplify Pro

(eng): This paper deals with an improvement of design timing characteristics by modification at the high abstraction level of the system description. Some synthesis tools such as Synplify Pro provide timing optimizations, called pipelining and retiming. These techniques help the designer unify delay slacks at different inputs, which results in higher system clock frequencies of the produced circuit.

(cze): Článek se zabývá zlepšením časování obvodu pomocí úprav na vyšší úrovni popisu obvodu. Některé nástroje pro syntézu umožňují zlepšení časování, ale tyto techniky nejsou dostupné pro všechny architektury, například pro Atmel FPSLIC. Modifikace na úrovni HDL je nezávislá na použité architektuře a je tak jednou z možností, jak provést zlepšení časování i pro tyto architektury.

: 09G, 09H

: JC

2019-01-07 08:39